TPU Mimari ve Tasarım Felsefesi

TPU’lar Google’ın matris çarpımı ve enerji verimliliğine odaklı ASIC hızlandırıcılarıdır.

Bir tek TPU çipinde 128×128 systolik matris birimi (MXU), vektör birimi (VPU) ve büyük on-chip bellekler (CMEM, VMEM, SMEM) bulunur.

Systolik diziler ve işlem hattı (pipelining) sayesinde bellek erişimleri minimize edilir; XLA ile önceden derleme (AoT) öne çıkar.

Çoklu çipli düzeyde yüksek bant genişlikli ICI ve yeniden yapılandırılabilir OCS bağlantılarıyla 3D torus topolojisi kurulup ölçeklenebilirlik artırılır.

TPU dilimleri (slices), topolojiye göre veri, model ve işlem paralelliğini optimize ederek farklı iş yüklerine esnek destek sunar.