É uma unidade de processamento de tensores mínima inspirada nas TPU V2 e V1 da Google.
A arquitetura inclui elementos de processamento, matriz sistólica, unidade de processamento vetorial, buffer unificado e unidade de controlo.
A ISA de 94 bits define campos de instrução para controlar subsistemas como o buffer unificado e a VPU.
A matriz sistólica implementa multiplicação e acumulação em pipeline com pré-processamento de entradas e pesos.
O sistema executa operações como adição de bias, função Leaky ReLU, cálculo de MSE e derivada, em memória de porta dupla.
O projeto fornece instruções de configuração e teste com cocotb, iverilog e gtkwave para MacOS e Linux.
Futuras etapas incluem o desenvolvimento de um compilador para o conjunto de instruções e o aumento da escala da TPU.
Existe um guia passo a passo para adicionar novos módulos, gerar dumps, testes e integrar no Makefile.
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