Les TPU sont des puces spécialisées de Google pour accélérer les multiplications de matrices et réduire la consommation d’énergie.
Ils utilisent des systolic arrays et du pipelining pour traiter efficacement les calculs de matrices sans passer par de lourdes lectures mémoire.
L’Ahead-of-Time compilation via le compilateur XLA élimine la nécessité de caches en prévoyant tous les accès mémoire.
L’architecture se compose de plusieurs niveaux hiérarchiques : puce, plateau, rack (4×4×4 puces), pod (4096 puces) et multi-pods pour une scalabilité modulaire.
Les interconnexions optiques reconfigurables (OCS) offrent des topologies flexibles (torus, twisted torus) pour optimiser la communication selon les besoins de parallélisme.
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